派生型（Derived Type）のメモリレイアウト：HPCにおける「静かなるボトルネック」を剥き出しにする
スパコンのノード内で数万コアを回しているとき、理論ピーク性能の数％しか出ていない理由を突き詰めると、たいていの場合、計算アルゴリズムの複雑さではなく、「データ構造の怠慢」に行き着く。
Fortranは物理学の言語である。しかし、`TYPE`文で適当にメンバを並べているだけでは、最新のAVX-512命令セットやHBM2/3メモリ帯域の性能をドブに捨てることになる。本稿では、現代のHPC環境において、派生型のメモリレイアウトがいかに実行速度を支配するか、その深淵に触れる。
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1. 構造体パディング：その「空白」がキャッシュを汚染する
C/C++と同様に、Fortranの`TYPE`もアライメント制約を受ける。コンパイラは、CPUが効率的にアクセスできるよう、8バイト（64ビット）境界や16バイト境界に合わせてデータメンバの間に「パディング（詰め物）」を自動挿入する。
問題は、このパディングが開発者の意図しない場所で発生し、キャッシュライン（通常64バイト）を無駄に占有することだ。
! 最適化が不十分な定義例
type :: particle_t
real(8) :: x, y, z ! 24バイト (83)
logical :: active ! 1バイト
! ここで7バイトのパディングが自動挿入される
real(4) :: mass ! 4バイト
! ここでさらに4バイトのパディングが挿入される
end type
この構造体は、合計で「24 + 1 + 7 + 4 + 4 = 40バイト」となる。配列として並べたとき、各要素の境界がキャッシュラインの64バイトと綺麗に整合しない。このズレが、ループ実行時のストライド・アクセスの度に「不要なメモリロード」を誘発し、メモリアクセスのレイテンシを増大させる。
実践的アプローチ：サイズの大きい順に並べる
基本中の基本だが、メンバを「サイズの大きい順（降順）」に並べることで、パディングを最小化し、アライメントを強制的に最適化できる。
! 最適化された定義
type :: particle_t
real(8) :: x, y, z ! 24バイト
real(4) :: mass ! 4バイト
logical :: active ! 1バイト
! 残り3バイトのパディングのみ。全体で32バイトに収まり、2個で64バイトのキャッシュラインに完全一致する。
end type
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2. データ構造の変革：AoS から SoA への移行
HPCのボトルネックの9割は、メモリアクセスの非効率性である。上記の`particle_t`を配列にして扱う（Array of Structures: AoS）と、`x`座標の計算中に`y, z, mass, active`まで一緒にロードしてしまう。SIMDベクトル化の観点では、これは最悪の悪手だ。
現代の数値計算では、Structure of Arrays (SoA) への転換を強く推奨する。
! SoA形式による定義
type :: particles_data_t
real(8), allocatable :: x(:), y(:), z(:)
real(4), allocatable :: mass(:)
logical, allocatable :: active(:)
end type
こうすることで、`x`成分の計算時にメモリアクセスが完全に連続し、ハードウェアのプリフェッチャーが機能する。VTuneでプロファイルをとれば、キャッシュミスヒット率が劇的に改善するのが確認できるはずだ。
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3. Fortran 2018/2023によるさらなる深淵：`BIND(C)`の活用
`BIND(C)`属性を派生型に付与することで、コンパイラによる勝手なパディングを抑制し、メモリレイアウトをC言語仕様と完全に一致（固定）させることができる。これは、GPUオフロード（OpenMP Target Offload）やMPIでの型送信を多用する環境では必須のテクニックだ。
! メモリレイアウトを明示的に制御する
type, bind(c) :: force_t
real(8) :: fx, fy, fz
end type
`bind(c)`を使うと、コンパイラは構造体の順序を勝手に変更できなくなる。これにより、メモリマップを厳密に制御でき、異種混在環境（CPU + GPU）でのデータ転送におけるパッキングコストをゼロにできる。
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4. 現場の最適化コンサルタントからの戒め
プロファイラ（Scalasca, Intel VTune, NVIDIA Nsight）を使わずにコードのボトルネックを語るなかれ。特に、数万コア規模の並列計算では、以下の手順を徹底すること。
1. ベースラインの計測: 現状のキャッシュミス率、IPC (Instructions Per Cycle) を測定する。
2. メモリレイアウトの最適化: 構造体メンバの並び替え、または SoA への移行を行う。
3. アライメントの強制: `!DIR$ ATTRIBUTES ALIGN : 64 :: array_name` などのディレクティブを使い、配列の開始アドレスをキャッシュライン境界に合わせる。
4. 再計測: 改善幅を数値で証明する。
Fortranは古い言語ではない。メモリのレイアウトを開発者が掌握できれば、依然として最もハードウェアの性能を引き出せる最強の言語だ。メモリは計算の「血流」である。この血流を滞らせないデータ構造こそが、アーキテクトとしての腕の見せ所である。
次回の記事では、`ISO_Fortran_binding.h` を用いた、C/Fortran境界におけるメモリコピーゼロの連携技法について解説する。現場からは以上だ。
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